産業総合研究所がスピントルク書込型磁気ランダムアクセスメモリ（STT-MRAM）の記憶素子に用いられる垂直磁化トンネル磁気抵抗（TMR）素子の記憶安定性を、従来の2倍に向上させることに成功したと発表
EE Times:産総研、TMR素子の記憶安定性を約2倍に向上
http://eetimes.jp/ee/articles/1512/22/news048.html
産総研：不揮発磁気メモリー（ＳＴＴ−ＭＲＡＭ）の記憶安定性を２倍に向上
http://www.jst.go.jp/pr/announce/20151217/
これにより、従来はSTT-MRAMの生産プロセスは記録安定性の問題で30nmまでだったのが、今回の開発技術により20nm以下にまで出来るようになるという｡20nmプロセスは、DRAMでは8Gbit品の生産プロセスです｡
20nmプロセス：8GbitDRAM
14nmプロセス：16GbitDRAM
素子サイズを小さくすると記憶安定性が低くなる問題を産総研では、イリジウム薄膜と極薄のコバルト薄膜を用い、新たな素材や構造を用いる事で高い記憶安定性を実現したとのこと｡
新開発のTMR素子の構造
これにより、従来と同等の低い素子抵抗（RA）値と高い磁気抵抗（MR）比を両立したという。19nmのSTT-MRAMを実現する事が可能になったという。
現在、DRAMの記憶容量は、それほど増えておらず、20nm付近で足踏みをしている｡容量増加へのニーズはあるが、以前ほど強いものではなく、スマホなどのモバイル機器の電力消費削減など、不揮発性や高速性などの機能性や性能に焦点が当たりやすくなっている｡加えて、メモリを積層して大容量化するというトレンドもあるので、量産効率の良いプロセスで、高性能、多機能化へのニーズが今後高まっていくと見られる。DRAMが容量増加に足踏みをしている間にSTT-MRAMが高速、不揮発を旗印に追いついてくるようであれば、なかなか面白い戦いになるだろう｡
東芝が“ノーマリーオフ”プロセッサー、L2以下のキャッシュをSTT-MRAMに
http://techon.nikkeibp.co.jp/atcl/news/15/121001498/?rt=nocnt
MRAMのような不揮発メモリをL2/L3キャッシュに用いて、電力管理をすると、SRAMに比べて80パーセント消費電力が少なく、プロセッサ全体では65%の省エネになるというから凄い｡いかにプロセッサが内部のメモリ素子の駆動にエネルギーを浪費しているのか分かる。消費電力の削減はサーバやスマホなどの機器には、重要な要素だ｡恐らく、2020年ごろには、こういったチップを搭載したシステムで大幅に消費電力を削減したＰＣやスマホが登場している事だろう｡
